Les chercheurs présents à la conférence IEEE sur les composants électroniques et la technologie (ECTC) la semaine dernière ont poussé l’état de l’art dans une technologie qui devient essentielle aux processeurs et à la mémoire de pointe. Appelée liaison hybride, cette technologie empile deux ou plusieurs puces les unes sur les autres dans le même boîtier, permettant aux fabricants de puces d’augmenter le nombre de transistors dans leurs processeurs et leurs mémoires malgré un ralentissement général du rythme de réduction des transistors traditionnels qui définissait autrefois la loi de Moore. Des groupes de recherche issus de grands fabricants de puces et d’universités ont démontré une variété d’améliorations durement obtenues, quelques-unes d’entre elles, notamment celles d’Imec, d’Intel et de Sony, montrant des résultats qui pourraient conduire à une densité record de connexions entre des puces empilées 3D d’environ 7 millions de liens dans un millimètre carré de silicium.
Toutes ces connexions sont nécessaires en raison de la nouvelle nature des progrès dans le domaine des semi-conducteurs, a déclaré Yi Shi d’Intel aux ingénieurs de l’ECTC. Comme l’a expliqué Ann Kelleher, directrice générale du développement technologique d’Intel, Spectre IEEE en 2022, la loi de Moore est désormais régie par un concept appelé co-optimisation des technologies système, ou STCO. Dans STCO, les fonctions d’une puce, telles que la mémoire cache, les entrées/sorties et la logique, sont séparées et réalisées en utilisant la meilleure technologie de fabrication pour chacune. Le collage hybride et d’autres technologies d’emballage avancées peuvent ensuite les réassembler afin qu’ils fonctionnent comme une seule pièce de silicium. Mais cela ne peut se produire qu’avec une haute densité de connexions capables de transférer des bits entre des morceaux de silicium avec peu de retard et de consommation d’énergie.
Le collage hybride n’est pas la seule technologie d’emballage avancée utilisée, mais il offre la plus haute densité de connexions verticales. Et il a dominé l’ECTC, représentant environ un cinquième des recherches présentées, selon Chris Scanlan, vice-président senior de la technologie chez Besi, dont les outils sont à l’origine de plusieurs avancées.
« Il est difficile de dire quelle sera la limite. Les choses avancent très vite. »
—Jean-Charles Souriau, CEA Leti
Dans le cas d’une liaison hybride, des plots de cuivre sont construits sur la face supérieure de chaque puce. Le cuivre est entouré d’un isolant, généralement de l’oxyde de silicium, et les plots eux-mêmes sont légèrement en retrait par rapport à la surface de l’isolant. Une fois l’oxyde modifié chimiquement, les deux puces sont ensuite pressées l’une contre l’autre face à face, de sorte que les plots encastrés s’alignent les uns avec les autres. Ce sandwich est ensuite chauffé lentement, provoquant l’expansion du cuivre à travers l’espace, reliant les deux puces.
La liaison hybride peut soit attacher des puces individuelles d’une taille à une tranche remplie de puces de plus grande taille, soit être utilisée pour lier ensemble deux tranches complètes de puces de même taille. Grâce en partie à son utilisation dans les puces d’appareil photo, ce dernier est un processus plus mature que le premier. Imec, par exemple, a signalé certaines des liaisons tranche sur tranche (WoW) les plus denses jamais réalisées, avec une distance (ou pas) liaison à liaison de seulement 400 nanomètres. Le même centre de recherche a réussi un pas de 2 micromètres pour le scénario chip-on-wafer (CoW). (Les puces commerciales ont aujourd’hui des connexions espacées d’environ 9 μm.)
La liaison hybride commence par la formation de plots de cuivre encastrés au sommet de la puce [top]. L’oxyde diélectrique environnant se lie lorsque les deux puces sont pressées l’une contre l’autre [middle]. Le recuit dilate le cuivre pour former une connexion conductrice [bottom].
« Avec l’équipement disponible, il est plus facile d’aligner une tranche sur une tranche que d’aligner une puce sur une tranche. La plupart des procédés en microélectronique sont conçus pour [full] wafers », explique Jean-Charles Souriau, responsable scientifique en intégration et packaging au CEA Leti. Cependant, c’est le chip-on-wafer (ou die-to-wafer) qui fait sensation dans les processeurs haut de gamme tels que la gamme Epyc d’AMD, où la technique est utilisée pour assembler des cœurs de calcul et de la mémoire cache dans ses processeurs avancés et ses accélérateurs d’IA. .
En insistant sur des pas de plus en plus serrés pour les deux scénarios, les chercheurs se sont concentrés sur la création de surfaces légèrement plus plates, sur une meilleure adhésion des plaquettes liées et sur la réduction du temps et de la complexité de l’ensemble du processus. Réussir les choses pourrait à terme signifier permettre une révolution dans la façon dont les puces sont conçues.
WoW, ce sont des pitchs serrés
Les recherches Wafer-on-Wafer (WoW) qui ont rapporté les pas les plus serrés (500 nm à 360 nm) ont toutes consacré beaucoup d’efforts à un seul objectif : la planéité. Pour relier deux tranches ensemble avec une précision de 100 nm, la tranche entière doit être presque parfaitement plate. S’il est courbé ou déformé, des sections entières du matériau ne se connecteront pas.
L’aplatissement des plaquettes est le travail d’un processus appelé planarisation chimico-mécanique, ou CMP. C’est la clé de la fabrication de puces en général, en particulier pour les parties du processus qui produisent les couches d’interconnexions au-dessus des transistors.
« Le CMP est un paramètre clé que nous devons contrôler pour le collage hybride », explique Souriau. Les résultats présentés cette semaine à l’ECTC ont amené le CMP à un autre niveau, non seulement en s’aplatissant sur la tranche, mais en réduisant de simples nanomètres de rondeur sur l’isolation entre les plots de cuivre pour assurer de meilleures connexions.
D’autres recherches ont consisté à garantir que ces pièces aplaties adhèrent suffisamment solidement les unes aux autres en expérimentant différents matériaux de surface tels que le carbonitrure de silicium au lieu de l’oxyde de silicium ou en utilisant différents schémas pour activer chimiquement la surface. Initialement, lorsque des tranches ou des puces sont pressées ensemble, elles sont maintenues en place par des liaisons hydrogène relativement faibles, et la préoccupation est de garantir que tout reste en place entre la liaison et les étapes suivantes. Les plaquettes et puces liées sont ensuite chauffées lentement (un processus appelé recuit) pour former des liaisons chimiques plus fortes. La force de ces liens – et même la manière de le déterminer – a fait l’objet de nombreuses recherches à l’ECTC.
Une partie de cette force de liaison finale proviendrait également des connexions en cuivre. L’étape de recuit dilate le cuivre à travers l’espace pour former un pont conducteur. Il est essentiel de contrôler la taille de cet écart, a expliqué Seung Ho Hahn de Samsung. Trop d’écart et le cuivre ne se connectera pas. Trop peu et cela séparera les plaquettes. C’est une question de nanomètres, et Hahn a rapporté des recherches sur un nouveau processus chimique qui espère y parvenir en éliminant le cuivre une seule couche atomique à la fois.
La qualité de la connexion compte aussi. Même après l’expansion du cuivre, la plupart des schémas ont montré que les limites des grains du métal ne se croisent pas d’un côté à l’autre. Un tel croisement réduit la résistance électrique d’une connexion et devrait augmenter sa fiabilité. Des chercheurs de l’Université de Tohoku au Japon ont présenté un nouveau schéma métallurgique qui pourrait enfin générer de gros grains uniques de cuivre traversant la frontière. “C’est un changement radical”, a déclaré Takafumi Fukushima, professeur agrégé à l’Université du Tohoku. “Nous analysons maintenant ce qui la sous-tend.”
“Je pense qu’il est possible de créer plus de 20 couches en utilisant cette technologie.”
—Hyeonmin Lee, Samsung
D’autres expériences se sont concentrées sur la rationalisation du processus de liaison hybride. Plusieurs d’entre eux ont cherché à réduire la température de recuit nécessaire pour former des liaisons (généralement autour de 300 °C), motivés par la possibilité de réduire tout risque de dommage aux copeaux dû à un chauffage prolongé. Et les chercheurs d’Applied Materials ont présenté les progrès réalisés sur une méthode permettant de réduire radicalement le temps nécessaire au recuit, de quelques heures à seulement 5 minutes.
Des vaches exceptionnelles dans le domaine
La liaison hybride puce sur plaquette (CoW) est actuellement plus utile à l’industrie : elle permet aux fabricants de puces d’empiler des puces de différentes tailles et de tester chaque puce avant qu’elle ne soit liée à une autre, garantissant ainsi qu’elles ne condamnent pas fatalement un CPU coûteux avec une seule pièce défectueuse.
Mais CoW présente toutes les difficultés de WoW et moins d’options pour les atténuer. Par exemple, le CMP est conçu pour aplatir les tranches, et non les puces individuelles. Une fois que les puces ont été découpées dans leur tranche source et testées, il y a moins de choses à faire pour améliorer leur préparation au collage.
Néanmoins, Intel a signalé des liaisons hybrides CoW avec un pas de 3 μm, et Imec a réussi 2 μm, en grande partie en rendant les puces transférées très plates alors qu’elles étaient encore attachées à la tranche et en les gardant très propres à l’avenir. Les efforts des deux groupes ont utilisé la gravure au plasma pour découper les matrices au lieu de la méthode habituelle, qui utilise une lame spécialisée. Le plasma n’entraînera pas d’écaillage sur les bords, ce qui créerait des débris qui interféreraient avec les connexions. Cela a également permis au groupe Imec de façonner la matrice, en réalisant des coins chanfreinés qui soulageaient les contraintes mécaniques susceptibles de rompre les connexions.
La liaison hybride CoW sera essentielle pour l’avenir de la mémoire à large bande passante (HBM), ont déclaré plusieurs chercheurs.
Spectre IEEE. HBM est une pile de puces DRAM au sommet d’une puce logique de contrôle (actuellement de 8 à 12 puces). Souvent placé dans le même package que les GPU haut de gamme, HBM est crucial pour fournir le tsunami de données nécessaire à l’exécution de grands modèles de langage comme ChatGPT. Aujourd’hui, les matrices HBM sont empilées à l’aide de la technologie dite des microbumps, dans laquelle de minuscules billes de soudure entre chaque couche sont entourées d’une charge organique.
Mais avec l’IA qui pousse encore plus la demande de mémoire, les fabricants de DRAM souhaitent créer 20 couches ou plus dans les puces HBM. Cependant, les micro-bosses de volume signifient que ces piles seront bientôt trop hautes pour tenir dans le package avec les GPU. Le collage hybride ne ferait pas que réduire la hauteur des HBM, il devrait également faciliter l’élimination de l’excès de chaleur de l’emballage, car il y a moins de résistance thermique entre ses couches.
Un pitch WoW de 200 nanomètres est non seulement possible, mais souhaitable.
À l’ECTC, les ingénieurs de Samsung ont montré qu’un système de liaison hybride pouvait créer une pile HBM à 16 couches. “Je pense qu’il est possible de créer plus de 20 couches en utilisant cette technologie”, a déclaré Hyeonmin Lee, ingénieur senior chez Samsung.
Une autre nouvelle technologie CoW pourrait contribuer à apporter une liaison hybride à la mémoire à large bande passante. Même s’ils n’ont pas présenté de travaux à ce sujet à l’ECTC, les chercheurs du CEA Leti travaillent sur la technologie dite d’auto-alignement, précise Souriau. Cela contribuerait à garantir les connexions CoW à l’aide de processus chimiques. Certaines parties de chaque surface seraient rendues hydrophobes et d’autres hydrophiles, ce qui donnerait lieu à des surfaces qui glisseraient automatiquement en place.
À l’ECTC, des chercheurs de l’Université de Tohoku et de Yamaha Robotics ont rapporté avoir travaillé sur un schéma similaire, utilisant la tension superficielle de l’eau pour aligner des tampons de 5 µm sur des puces DRAM expérimentales avec une précision supérieure à 50 nm.
Jusqu’où peut aller le collage hybride ?
Les chercheurs continueront presque certainement à promouvoir les connexions par liaison hybride. Un pitch WoW de 200 nm est non seulement possible mais souhaitable, a déclaré Han-Jong Chia, responsable du programme de recherche de systèmes chez Taiwan Semiconductor Manufacturing Co., aux ingénieurs de l’ECTC. D’ici deux ans, TSMC prévoit d’introduire une technologie appelée backside power delivery. (Intel le prévoit pour la fin de cette année.) Il s’agit d’une technologie qui place les grosses interconnexions d’alimentation électrique de la puce sous le silicium plutôt qu’au-dessus. Une fois ceux-ci écartés, les niveaux d’interconnexion les plus élevés peuvent mieux se connecter aux plots de liaison hybrides plus petits, calculent les chercheurs de TSMC. La fourniture d’énergie à l’arrière avec des plots de liaison de 200 nm réduirait tellement la capacité des connexions 3D que le produit de l’efficacité énergétique et du retard du signal serait jusqu’à huit fois meilleur qu’avec des plots de liaison de 400 nm.
À un moment donné dans le futur, si les pas de liaison sont encore plus réduits, a suggéré Chia, il pourrait devenir pratique de « replier » des blocs de circuits afin qu’ils soient construits sur deux tranches. De cette façon, certaines des connexions les plus longues au sein du bloc pourraient être raccourcies par le chemin vertical, ce qui pourrait potentiellement accélérer les calculs et réduire la consommation d’énergie.
Et la liaison hybride ne se limite peut-être pas au silicium. « Aujourd’hui, il y a beaucoup de développement dans le domaine des plaquettes de silicium sur silicium, mais nous cherchons également à faire des collages hybrides entre des plaquettes de nitrure de gallium et de silicium et des plaquettes de verre… tout sur tout », explique Souriau du CEA Leti. Son organisation a même présenté des recherches sur la liaison hybride pour les puces d’informatique quantique, qui impliquent l’alignement et la liaison du niobium supraconducteur au lieu du cuivre.
« Il est difficile de dire quelle sera la limite », explique Souriau. “Les choses avancent très vite.”
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